DE3708499A1 - Digitale gegentakt-treiberschaltung - Google Patents

Description

Die Erfindung betrifft eine digitale Gegentakt-Treiber­ schaltung gemäß Oberbegriff des Anspruchs 1.

Bei dem Bestreben, Mikroprozessoren und damit arbeiten­ de Mikrocomputer immer schneller zu machen, sind die Flanken der Datenimpulse sehr steil geworden. Dies führt bei einigen Anwendungen zu Störungen von Schaltungen oder Geräten außerhalb des Mikrocomputers. Beispiels­ weise führen derart schnelle Datenimpulsflanken im Auto­ mobilbereich zu Störungen von Autoradios.

Störungen treten insbesondere bei Verwendung von CMOS- Mikroprozessoren auf. Bei den dabei verwendeten Gegen­ takt-Ausgangsstufen kommt es im Übergangsbereich zwischen dem Leitendschalten des einen und dem Sperren des anderen Transistors zu Quer- oder Kurzschlußströmen, weil dann vorübergehend beide Transistoren leitend sind. Insbe­ sondere dann, wenn an mehreren Ausgängen gleichzeitig solche Querströme auftreten, kann es zu erheblichen, kurzzeitigen Strombelastungen der Spannungsversorgungs­ quelle und damit ebenfalls zu impulsförmigen Störsignalen kommen.

Bei einer bekannten Lösung zur Überwindung des Problems hat man einerseits zwischen die beiden Pole der Spannungsversorgungsquelle einen Kondensator geschaltet, um die störenden Versorgungsstromspitzen zu glätten, und hat man andererseits jedem Ausgang des Mikroprozessors eine Filterschaltung nachgeschaltet, entweder in Form einer RC-Schaltung, wenn es weniger auf verfügbare Aus­ gangsleistung ankommt, oder in Form einer LC-Schaltung.

Der zwischen die Pole der Versorgungsspannungsquelle geschaltete Kondensator muß einerseits hohe Leistungen verkraften können und andererseits für hohe Frequenzen tauglich sein. Dies bedeutet relativ teuere Bauelemente und relativ hohen Platzbedarf. Jeden Ausgang des Mikro­ prozessors mit einer RC- oder LC-Filterschaltung zu ver­ sehen, führt ebenfalls zu hohen Kosten und Platzaufwand.

Diese bekannten Maßnahmen sind besonders problematisch, wenn der Mikroprozessor in häufig praktizierter Weise Teil einer Dünnschicht-Schaltung ist.

Der Erfindung liegt die Aufgabe zugrunde, eine wesentlich weniger aufwendige und kostenspielige Lösung zur Über­ windung der oben geschilderten Störprobleme verfügbar zu machen.

Eine Lösung dieser Aufgabe ist im Anspruch 1 angegeben und kann den Unteransprüchen gemäß vorteilhaft weiter­ gebildet werden.

Durch die erfindungsgemäßen Maßnahmen wird einerseits sichergestellt, daß die an den Ausgängen auftretenden Signalimpulse genügend langsame Flankenübergänge auf­ weisen, um in andere Schaltungen oder Geräte hinein­ wirkende HF-Störungen zu unterbinden, und anererseits, daß keine Zeiten gemeinsamen Leitens der beiden Aus­ gangstransistoren einer Ausgangsstufe auftreten, was die ebenfalls störenden Versorgungsstromimpulse ver­ hindert und insgesamt zu einer geringeren Verlustlei­ stung führt.

Bei einer besonders bevorzugten Ausführungsform der Erfindung befindet sich zwischen dem Ausgang der Trei­ berstufe und dem Freigabeeingang einer jeden Verzöge­ rungsschaltung je eine Rückkopplungskapazität, mittels welcher sowohl die Flankensteilheitsverminderung als auch die Verzögerungszeit einer jeden Verzögerungs­ schaltung von Laststrom der Treiberschaltung abhängig gemacht werden.

Die Verzögerungsschaltungen können je durch eine ver­ zögerungsbehaftete Torschaltung, beispielsweise ein NOR- oder ein NAND-Glied gebildet sein. Es besteht aber auch die Möglichkeit, in beiden Verzögerungsschaltungen je eine monostabile Kippstufe (Monoflop) vorzusehen, von denen eine auf die ansteigenden und die andere auf die abfallenden Impulsflanken verzögernd reagieren, wo­ bei die jeweils andere Flanke unverzögert durchgelassen wird.

Weiterhin besteht die Möglichkeit, in den Verzögerungs­ schaltungen bistabile Kippschaltungen (Flip-Flops) zu verwenden, die einerseits von den Datenimpulsen und andererseits von separaten Taktimpulsen gesteuert werden. Dabei ist zu berücksichtigen, daß das zeitliche Auftreten der Taktsignale so erfolgen muß, daß die von den Flip- Flops erzeugten Verzögerungszeiten länger sind als die Flankenübergänge der flankensteilheitsverminderten Im­ pulse.

Man kann die Verzögerungsschaltungen entweder durch eine Reihenschaltung aus einem Verzögerungsglied und einem Flankenverminderungsglied aufbauen oder man kann alter­ nativ für die Verzögerungsschaltungen Verzögerungs­ glieder verwenden, die selbst eine Flankensteilheits­ verminderung bewirken, beispielsweise schwachdimensio­ nierte Transistoren in den Torschaltungen.

Die Erfindung wird nun anhand von Ausführungsformen näher erläutert. In den Figuren zeigt

Fig. 1 eine erste Ausführungsform einer erfindungsge­ mäßen Gegentakt-Treiberschaltung;

Fig. 2(a) bis (f) Spannungsverläufe an verschiedenen Punkten der in Fig. 1 gezeigten Gegentakt- Treiberschaltung;

Fig. 3 ein Beispiel für eine schaltungsmäßige Reali­ sierung der in Fig. 1 gezeigten Ausführungsform;

Fig. 4 eine zweite Ausführungsform der erfindungsge­ mäßen Gegentakt-Treiberschaltung;

Fig. 5 ein schaltungsgemäßes Beispiel einer Realisie­ rung der in Fig. 4 gezeigten Ausführungsform; und

Fig. 6(a) und (b) Übertragungskennlinien zweier in Fig. 5 gezeigter Inverter.

Die in Fig. 1 gezeigte Ausführungsform enthält eine Gegentakt-Treiberschaltung in CMOS-Technik, d. h., mit zwei komplementären MOS-Transistoren Q 1 und Q 2. Diese befinden sich in Reihenschaltung zwischen den beiden Polen einer Versorgungsspannungsquelle U _B .

Der Gate-Elektrode des Transistors Q 1 ist eine Reihen­ schaltung aus einem Verzögerungsglied V 1 und einem Flankensteilheitsverminderungsglied FV 1 vorgeschaltet. Der Gate-Elektrode des Transistors Q 2 ist eine Reihen­ schaltung aus einem Verzögerungsglied V 2 und einem Flankensteilheitsverminderungsglied FV 2 vorgeschaltet. Die Eingänge der beiden Verzögerungsglieder V 1 und V 2 sind gemeinsam an einen Dateneingang E angeschlossen. Die beiden Verzögerungsglieder V 1 und V 2 sind je frei­ gabeabhängig, d. h., daß sie das an ihrem Eingang an­ liegende Signal nach Freigabe durch ein Frei­ gabesignal an einem Freigabeeingang FE 1 bzw. FE 2 durch­ lassen. Der Ausgang des Verzögerungsglieds V 1 ist mit dem Freigabeeingang FE 2 verbunden, während der Ausgang des Verzögerungsglieds V 2 mit dem Freigabeeingang FE 1 verbunden ist.

Die Buchstaben a bis e und o bezeichnen in den Fig. 2(a) bis (f) gezeigte Spannungssignale.

Es wird nun die Funktionsweise der in Fig. 1 als Block­ schaltbild prinzipartig gezeigten Ausführungsform er­ läutert. Dabei bedeuten H einen hohen Signalwert und L einen niedrigen Signalwert, denen man beispielsweise die Logikwerte "1" bzw. "0" zuordnen kann.

Als Beispiel sei betrachtet, daß das Eingangssignal e von L auf H übergeht. Als Folge davon geht das Ausgangs­ signal b von V 2 von H nach L. Beginnend mit diesem Signalübergang von b nimmt das Signal d von H mit abge­ schrägter Flanke bis auf L ab. Damit wird Q 2 entsprechend allmählich vom leitenden Zustand in den sperrenden Zu­ stand gebracht.

Der Übergang von H nach L des Signals b gibt das Ver­ zögerungsglied V 1 frei, so daß dieses nach einer Ver­ zögerungszeit, die länger ist als die Flankenübergangs­ zeit des Signals d, vom H- in den L-Zustand übergeht.

Diese Flanke des Signals a löst den allmählichen Über­ gang des Signals C vom H- zum L-Zustand aus. Dadurch wird Q 1 entsprechend allmählich vom sperrenden in den leitenden Zustand gebracht.

Den Signalverläufen in Fig. 2 kann man entnehmen, daß durch diese Maßnahme jeder der beiden Transistoren Q 1 und Q 2 erst dann in den leitenden Zustand gebracht werden kann, wenn der jeweils andere Transistor vol­ ständig gesperrt ist. Am Ausgang O tritt somit ein Ausgangssignal 0 mit abgeschrägten Flanken gemäß Fig. 2(f) auf. Da die beiden Transistoren Q 1 und Q 2 nie gleichzeitig eingeschaltet sind, sind auch die störenden Quer- oder Kurzschlußströme vermieden.

In Fig. 3 ist eine schaltungsmäßige Realisierung der in Fig. 1 gezeigten Ausführungsform gezeigt. Dabei sind die Verzögerungsglieder durch je ein NOR-Glied NO 1 bzw. NO 2 gebildet. Dabei sind erste Eingänge von NO 1 und NO 2 mit dem Dateneingang E verbunden, und zwar im Fall von NO 1 über einen ersten Inverter I 1 und im Fall von NO 2 direkt. Zweite Eingänge von NO 1 und NO 2 sind mit dem Ausgang des jeweils anderen NOR-Glieds NO 2 bzw. NO 1 verbunden. Die Ausgänge von NO 1 und NO 2 sind mit den Gate-Elektroden von Q 1 und Q 2 über einen zweiten Inverter I 2 bzw. einen Puffer P verbunden.

Die NOR-Glieder NO 1 und NO 2 sind intern so dimensioniert, daß ihre Signalpfade zwischen den zweiten Eingängen und den Ausgängen verzögerungsbehaftet sind. Der zweite In­ verter I 2 und der Puffer P sind so dimensioniert, daß sie eine Flankensteilheitsverminderung bewirken. Zu diesem Zweck sind sie beispielsweise mit schwach dimen­ sionierten Transistoren ausgebildet. Das heißt, daß der maxi­ male Ausgangsstrom von I 2 und P so niedrig bemessen ist, daß die Gate-Kapazität von Q 1 bzw. Q 2 nur mit der ge­ wünschten steilheitsverminderten Flanke aufgeladen wird.

Die Verzögerungszeit von NO 1 bezüglich seines zweiten Eingangs muß größer sein als die von P bewirkte Flanken­ steilheitsverminderung. Gleichermaßen muß die Verzöge­ rungszeit von NO 2 bezüglich seines zweiten Eingangs größer sein als die von I 2 bewirkte Flankensteilheits­ verminderung.

Eine zweite Ausführungsform der Erfindung in Form eines Blockschaltbildes ist in Fig. 4 gezeigt. Mit Fig. 1 über­ einstimmende Komponenten sind mit gleichen Bezugszeichen bezeichnet.

Im Unterschied zu der Ausführungsform nach Fig. 1 weist die Ausführungsform nach Fig. 4 eine kapazitive Rück­ kopplung zwischen dem Ausgang O und den Verzögerungs­ gliedern auf. Zu diesem Zweck ist zwischen den Freigabe­ eingang des Verzögerungsgliedes V 2 und den Ausgangsan­ schluß O eine erste Rückkopplungskapazität C 1 und zwischen den Freigabeeingang des Verzögerungsglieds V 1 und den Ausgangsanschluß O eine zweite Rückkopplungs­ kapazität C 2 geschaltet. Die nicht mit dem Ausgang O verbundenen Seiten von C 1 und C 2 sind außerdem mit dem Gate von Q 1 bzw. Q 2 verbunden.

Die Rückkopplungskondensatoren C 1 und C 2 bewirken eine Verlangsamung der Umschaltvorgänge der Transistoren Q 1 und Q 2 und somit eine Verlangsamung der Pegeländerung am Treiber-Ausgangsanschluß O.

Die von den Rückkopplungskondensatoren C 1 und C 2 be­ wirkte Verzögerung wirkt sich auch auf eine entsprechend verzögerte Freigabe der Verzögerungsglieder V 2 bzw. V 1 aus.

Eine schaltungsmäßige Realisierung der in Fig. 4 ge­ zeigten Ausführungsform zeigt Fig. 5. Bei dieser Treiber­ schaltung ist das Verzögerungsglied V 1 durch ein NAND- Glied NA gebildet, während das Verzögerungsglied V 2 durch ein NOR-Glied NO gebildet ist. Auch in diesem Fall ist wieder ein erster Eingang des jeweiligen Verzöge­ rungsglieds mit dem Dateneingang E verbunden und ein mit interner Verzögerung behafteter zweiter Eingang mit dem Ausgang des jeweils anderen Verzögerungsglieds verbunden. Und zwar ist der zweite Eingang von NA über einen ersten Inverter I 3 mit dem Ausgang von NO und der zweite Ein­ gang von NO über einen zweiten Inverter I 4 mit dem Aus­ gang von NA verbunden. Der Ausgang von NA ist direkt mit dem Gate von Q 1 und über einen ersten Rückkopplungs­ kondensator C 1 mit dem Ausgangsanschluß O verbunden, während der Ausgang von NO direkt mit dem Gate von Q 2 und über einen zweiten Rückkopplungskondensator C 2 mit dem Ausgang O verbunden ist.

Die Verzögerung der beiden Verzögerungsglieder kann ent­ weder durch die interne Verzögerung von NA bzw. NO und/ oder durch eine durch entsprechende Schaltungsauslegung erzielte Verzögerung der Inverter I 3 und I 4 erreicht werden. Die Flankensteilheitsverminderung wird durch die Dimensionierung von NA und NO bewirkt.

Fig. 6(a) und (b) zeigen das Übertragungsverhalten der Inverter I 3 bzw. I 4, das zu dem gewünschten Gesamtver­ halten der Schaltung hinsichtlich Querstromunterdrückung führt. Gemäß Fig. 6(a) soll der Inverter I 4 erst dann vom H-Zustand zum L-Zustand übergehen, wenn sein Ein­ gangssignal deutlich oberhalb der halben Versorgungs­ spannung liegt. Im Gegensatz dazu soll gemäß Fig. 6(b) der Inverter I 3 schon von seinem H-Zustand in seinen L-Zustand übergehen, wenn sein Eingangssignal noch deut­ lich unter der halben Versorgungsspannung liegt.

Claims (9)

1. Digitale Gegentakt-Treiberschaltung, insbesondere für Mikroprozessor-Ausgangsstufen, mit zwei von einer Daten- Steuerschaltung abwechselnd leitend gesteuerten Ausgangs­ transistoren (Q 1, Q 2), an deren gemeinsamen Verbindungs­ punkt (O) eine zu treibende Last anschießbar ist, dadurch gekennzeichnet,
daß zwischen die Steuerelektrode eines jeden der beiden Ausgangstransistoren (Q 1, Q 2) und die Daten-Steuer­ schaltung je eine flankensteilheitsvermindernde, frei­ gabeabhängige Verzögerungsschaltung (V 1, FV 1 bzw. V 2, FV 2; NO 1, I 2 bzw. NO 2 P; NA, I 3 bzw. NO, I 4) geschaltet ist, wobei der Ausgang einer jeden Verzögerungsschaltung mit einem Freigabeeingang (FE 1, FE 2) der jeweils anderen Verzögerungsschaltung verbunden ist,
und daß die Verzögerungszeiten der beiden Verzögerungs­ glieder mindestens so lang wie die zeitliche Breite der steilheitsverminderten Pulsflanken ist.

2. Gegentakt-Treiberschaltung nach Anspruch 1, da­ durch gekennzeichnet, daß die Verzögerungsschaltungen je durch eine verzögerungsbehaftete Torschaltung (NO 1, NO 2; NA, NO) gebildet sind, die einem mit der Daten- Steuerschaltung verbundenen ersten Eingang und einen mit dem Ausgang der jeweils anderen Torschaltung ver­ bundenen zweiten Eingang aufweist.

3. Gegentakt-Treiberschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Verzögerungsschaltungen je durch eine Torschaltung gebildet sind, die einen mit der Daten­ steuerschaltung verbundenen ersten Eingang und einen mit einer gesonderten Verzögerungssignalgeberschaltung ver­ bundenen zweiten Eingang aufweisen.

4. Gegentakt-Treiberschaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Verzögerungs­ schaltungen je durch eine Reihenschaltung aus einem Ver­ zögerungsglied (V 1, V 2; NO 1, NO 2; NA, NO) und einem Flankensteilheitsverminderungsglied (FV 1, FV 2; I 2, P; NA, I 3, NO, I 4) gebildet sind.

5. Gegentakt-Treiberschaltung nach Anspruch 4, dadurch gekennzeichnet, daß die zweiten Eingänge der Verzöge­ rungsschaltung je mit dem Verbindungspunkt zwischen dem Verzögerungsglied (V 1, V 2; NO 1, NO 2) und dem Flanken­ steilheitsverminderungsglied (FV 2 bzw. FV 1; P bzw. I 2) des jeweils anderen Verzögerungsglieds verbunden sind.

6. Gegentakt-Treiberschaltung nach Anspruch 4, dadurch gekennzeichnet, daß die zweiten Eingänge der Verzöge­ rungsglieder (V 1, V 2) je mit dem Ausgang des Flanken­ steilheitsverminderungsgliedes (FV 2 bzw. FV 1) der je­ weils anderen Verzögerungsschaltung verbunden sind.

7. Gegentakt-Treiberschaltung nach Anspruch 6, dadurch gekennzeichnet, daß zwischen den gemeinsamen Verbindungs­ punkt (O) der beiden Ausgangstransistoren (Q 1, Q 2) und den Verbindungspunkt zwischen Verzögerungsglied (V 1, V 2) und Flankensteilheitsverminderungsglied (FV 1, FV 2) einer jeden Verzögerungsschaltung je ein Rückkopplungskonden­ sator (C 1 bzw. C 2) geschaltet ist.

8. Gegentakt-Treiberschaltung nach Anspruch 7, dadurch gekennzeichnet, daß die Rückkopplungskondensatoren (C 1, C 2) durch die parasitären Drain-Gate-Kapazitäten der Ausgangstransistoren (Q 1, Q 2) gebildet sind.

9. Gegentakt-Treiberschaltung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Verzögerungs­ glieder (V 1, V 2, NO 1, NO 2, NA, NO) je einen Freigabeein­ gang besitzen, der es erlaubt beide Verzögerungsglieder abzuschalten und damit beide Ausgangstransistoren (Q 1, Q 2) in den nicht-leitenden Zustand zu schalten.