DE2737544A1

DE2737544A1 - CMOS impedance transforming amplifier - has two parallel driven CMOS FET input pairs to reduce switching losses in output CMOS fet pair

Info

Publication number: DE2737544A1
Application number: DE19772737544
Authority: DE
Inventors: Ernst Dipl Ing Gonauser
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1977-08-19
Filing date: 1977-08-19
Publication date: 1979-02-22
Also published as: DE2737544B2

Abstract

The CMOS output amplifier, for impedance transformation, has an input stage and a low-ohmic outputs stage each comprising two CMOS-FETs in series between the supply poles. The input stage has an additional pair of CMOSFETs also connected in series between the supply poles. The input signal (E) is applied to the gates of both input CMOS pairs. The two outputs of the two input pairs are connected one to each of the two gates of the output CMOS pair. The extra pair of CMOSFETs reduces losses in the output stage.

Description

Ausgangsverstärker mit CMOS-TFansistoren.Output amplifier with CMOS-T transistors.

Die Erfindung bezieht sich auf einen Ausgangsverstärker nach dem Oberbegriff des Patentanspruches 1.The invention relates to an output amplifier according to the preamble of claim 1.

In monolitischen, hochintegrierten MOS-Feldeffekt-Transistor-Schaltungen werden zumeist sehr kleinflächige Transistoren eingesetzt, um einen möglichst hohen Integrationsgrad zu erreichen.In monolithic, highly integrated MOS field effect transistor circuits Transistors with a very small area are mostly used to achieve the highest possible To achieve degree of integration.

Da der Durchlaßwiderstand eines MOS-Transistors unter sonst gleichen Bedingungen umgekehrt proportional zu seiner Flächenausdehnung ist, sind diese Transistoren dann mit Durchlaßwiderständen von einigen 1000 Ohm bis einigen 10 000 Ohm relativ hochohmig.Because the on-resistance of a MOS transistor is otherwise the same Conditions is inversely proportional to its area, these are transistors then with forward resistances of a few 1000 ohms to a few 10,000 ohms relative high resistance.

An den Ausgängen von integrierten Schaltungen sind jedoch gewöhnlich wesentlich geringere Quellwiderstände in der GröBenordnung von einigen 10 Ohm bis zu wenigen 100 Ohm erforderlich, damit das Umladen von bausteinexternen LastkapazitZten genügend schnell erfolgen und der Eingangsstrombedarf angesteuerter Schaltungen gedeckt werden kann. Die notwendige Impedanztransformation wird üblicherweise mit mehrstufigen Inverterketten durchgeführt, wobei sich der Innenwiderstand von Stufe zu Stufe schrittweise reduziert. Fuhrt man diese Inverterketten unter Verwendung komplementärer MOS-Transistoren (CMOS) aus, ist die Ruheverlustleistung vernachlässigbar. Bei einem Wechsel des Signalpegels am Eingang der Inverterkette fließen hingegen Querströme durch die beiden gleichzeitig leitenden komplementären Transistoren in jeder Stufe. Da der Innenwiderstand der Endstufe am niedrigsten ist, fließen hier auch die höchsten Querströme.However, at the outputs of integrated circuits are common significantly lower source resistances in the order of magnitude of a few tens of ohms up to too few 100 ohms are required to reload external load capacities take place sufficiently quickly and the input power requirement of controlled circuits can be covered. The necessary impedance transformation is usually with multi-stage inverter chains carried out, whereby the internal resistance of stage gradually reduced to level. One leads these inverter chains using complementary MOS transistors (CMOS), the quiescent power loss is negligible. On the other hand, when the signal level changes at the input of the inverter chain, there is a flow Cross currents through the two simultaneously conductive complementary transistors in everyone Step. Because the internal resistance of the output stage is lowest is, the highest cross currents also flow here.

Die Impedanztransformation durch Inverterketten ist bekannt (vergl. NTZ 28 (1975), H. 12, S. 118 - 120). Verstärkerschaltungen, an die maximale Geschwindigkeitsanforderungen gestellt werden, müssen so dimensioniert werden, daß der Transformationsfaktor je Stufe etwa gleich 3 ist. Bei einem Gesamttransformationsfaktor von 100 werden dann vier Stufen benötigt. Die dynamische Verlustleistung wird bei diesen sehr schnellen Inverterketten hauptsächlich bei der Umladung der den Bausteinausgang belastenden Kapazitäten verbraucht und muß in Kauf genommen werden.The impedance transformation through inverter chains is known (cf. NTZ 28 (1975), no. 12, pp. 118-120). Amplifier circuits, to the maximum speed requirements must be dimensioned so that the transformation factor depends Level is approximately equal to 3. With a total transformation factor of 100, four stages required. The dynamic power loss is very fast with these Inverter chains mainly when reloading the load on the block output Capacities are used up and must be accepted.

In vielen Fällen ist es aber gar nicht notwendig, Ausgangsverstärker zur Impedanzwandlung so auszulegen, daß die höchstmögliche Schaltgeschwindigkeit tatsächlich erreicht wird. Zur Reduzierung des Flächenbedarfs kann dann das gewünschte Gesamttransformationsverhältnis (z.B. 100) mit weniger, z.B. zwei Stufen, unter gleichzeitiger Erhöhung des Transformationsfaktors Je Stufe erreicht werden. Da in dieser Ausführungsform der Inverterkette die Signalflanken am Eingang der Endstufe größere Ubergangszeiten als in der vorher erwähnten vielstufigen AusfUhrungsform aufweisen, fließt in der Endstufe für längere Zeit ein Querstrom, der zwar für die Funktion der Schaltung ohne Bedeutung ist, aber einen sehr unerwUnschten Anteil zur Verlustleistung liefert.In many cases it is not even necessary to have output amplifiers designed for impedance conversion so that the highest possible switching speed is actually achieved. To reduce the space required, the desired Total transformation ratio (e.g. 100) with less, e.g. two levels, below simultaneous increase in the transformation factor per level can be achieved. There In this embodiment of the inverter chain, the signal edges at the input of the output stage longer transition times than in the aforementioned multi-stage embodiment have, a cross-current flows in the output stage for a long time, which is true for the Function of the circuit is irrelevant, but a very undesirable proportion to power dissipation supplies.

Der Erfindung liegt die Aufgabe zugrunde, einen Ausgangsverstärker zur Impedanzwandlung so auszubilden, daß beim Übergang von dem einen binären Signalwert zum anderen durch die Endstufe kein oder nur ein sehr geringer Querstrom fließt und damit die in der Endstufe entwickelte Verlustleistung wesentlich verringert wird.The invention is based on the object of an output amplifier to train the impedance conversion so that the transition from the one binary signal value on the other hand, no or only a very low cross-current flows through the output stage and thus the power loss developed in the output stage is significantly reduced will.

Die Verlustleistung wird dann allein durch den über den VerstErkerausgang fließenden Strom bestimmt. Diese Aufgabe wird durch die Merkmale im kennzeichnenden Teil des Patentanspruches 1 gelöst.The power loss is then only caused by the amplifier output flowing current determined. This task is characterized by the characteristics in the Part of claim 1 solved.

Im folgenden wird die Erfindung anhand eines in der Zeichnung dargestellten iusfuhungsbeispiels näher erläutert. Es zeigt Fig. 1 den Ausgangsverstärker gemäß der Erfindung, Fig. 2 die statischen Übertragungskennlinien der Vorstufen und Fig. 3 den Signalverlauf an einigen Punkten des Ausgangsverstärkers.In the following the invention is illustrated with reference to one in the drawing iusfuhungsbeispiels explained in more detail. It shows Fig. 1 according to the output amplifier of the invention, FIG. 2 the static transfer characteristics of the preliminary stages and FIG. 3 shows the waveform at some points on the output amplifier.

In Fig. 1 ist der Ausgangsverstärker gemäß der Erfindung dargestellt, in dem die beiden komplementären MOS-Transistoren TP3 und TN3 der Endstufe durch getrennte Invertervorstufen angesteuert werden. Die beiden Vorstufen, die in an sich bekannter Weise aus den Jeweils in Serie zwischen den Polen VDD und Vss einer Versorgungsspannungsquelle geschalteten komplementären MOS-Transistoren TP1 und TN1 bzw. TP2 und TN2 gebildet sind, werden durch das an der Eingangsklemme E anliegende Steuersignal gleichzeitig gesteuert. Im Gegensatz zu der Auslegung bekannter Inverterstufen, bei denen die Durchlaßwiderstände (Innenwiderstände) der beiden komplementären MOS-Transistoren gleich sind, werden nunmehr die beiden Transistoren so dimensioniert, daß ihre Durchlaßwiderstände wesentlich voneinander abweichen. Im einzelnen gilt, daß der Durchlaßwiderstand des p-Eanal-Transistor TP1 in der ersten Vorstufe kleiner als der Durchlaßwiderstand des zugehörigen n-Kanal-Transistors TN1 und der Durchlaßwiderstand des p-Kanal-Transistors TP2 in der zweiten Vorstufe größer als der Durchlaßwiderstand des n-Kanal-Transistors TN2 ist. Durch die Festlegung der unterschiedlichen Durchlaßwiderstände der beiden Transistoren in Jeder Vorstufe in einem gegenläufigen Sinn wird erreicht, daß die von den Ausgangssignalen der Vorstufen gesteuerten Transistoren TP3 und TN3 der Endstufe nicht mehr gleichzeitig leitend werden. Es ist zweckmäßig, das Verhältnis der Durchlaßwiderstände der Vorstufentransistoren etwa in den Grenzen zwischen 1 zu 5 und 1 zu 20 zu wählen. Bei einem Widerstandsverhältnis unterhalb der ersten Grenze wird der Querstrom nicht mehr sicher unterdrückt. Der zweite Grenzwert stellt einen Kompromiß aus den einander entgegenstehenden Forderungen nach niedriger Signallaufzeit und geringen Querströmen in den Vorstufen dar.In Fig. 1 the output amplifier according to the invention is shown, in which the two complementary MOS transistors TP3 and TN3 of the output stage through separate inverter pre-stages can be controlled. The two precursors that are in at in a known manner from the one in series between the poles VDD and Vss Supply voltage source connected complementary MOS transistors TP1 and TN1 or TP2 and TN2 are formed by the input terminal E. Control signal controlled simultaneously. In contrast to the design of known inverter stages, in which the forward resistances (internal resistances) of the two complementary MOS transistors are the same, the two transistors are now dimensioned so that their forward resistances differ significantly from each other. In detail it applies that the forward resistance of the p-channel transistor TP1 in the first preliminary stage is smaller than the forward resistance of the associated n-channel transistor TN1 and the on-resistance of the p-channel transistor TP2 in the second preliminary stage is greater than the on-resistance of the n-channel transistor TN2 is. By defining the different forward resistances of the two Transistors in each preamplifier in an opposite sense is achieved that the of the output signals of the preliminary stages controlled transistors TP3 and TN3 of the The output stage no longer conducts at the same time. It is appropriate to the ratio the forward resistance of the pre-stage transistors in the range between 1 to choose from 5 and 1 to 20. At a resistance ratio below the first Limit, the cross current is no longer safely suppressed. The second limit represents a compromise between the conflicting demands for low signal propagation times and low cross currents in the preliminary stages.

Die Fig. 2 zeigt die statischen Übertragungskennlinien der Vorstufen, d.. die Ausgangsspannungen Uz der Inverter auf den beiden Verbdungsleitungen Z1 und Z2 in Abhängigkeit von der Spannung UE am Eingang E. Dabei ist vorausgesetzt, daß die Änderungen der Zlngngsspannung so langsam vor sich gehen, daß Ladevorgänge kapazitiver Belastungen keine Rolle mehr spielen. Weiterhin ist angenommen, daß der eine Pol Vss der Betriebsspannungsquelle als Bezugipotential dient. Aus der Fig. 2 ist ersichtlich, daß der Ubergangsbereich der Spannung am Vorstufenausgang Z1 gegenüber dem Mittelwert VDD/2 der Eingangsspannung zu hdheren Werten, der Ubergangsbereich der Spannung am Vorstufenausgang Z2 dagegen zu niederen Werten der Eingangs spannung hin verschoben ist. Da die Transistoren TP3 und TN3 der Endstufe wieder ihren Ubergangsbereich bei der Spannung VDD/2 haben, bedeutet das Aufspalten der Übertragungskennlinien der beiden Vorstufen, daß in dem von den beiden kennlinien eingeschlossenen, schraffierten Bereich keiner der beiden Endstufen Transistoren leitend sein kann. Oberhalb des schraffierten Bereichs leitet nur der Transistor TP3, unter.Fig. 2 shows the static transfer characteristics of the preliminary stages, d .. the output voltages Uz of the inverters on the two connecting lines Z1 and Z2 as a function of the voltage UE at input E. It is assumed that that the changes in the initial voltage take place so slowly that charging processes capacitive loads no longer play a role. It is further assumed that one pole Vss of the operating voltage source serves as a reference potential. From the 2 it can be seen that the transition area of the voltage at the pre-stage output Z1 compared to the mean value VDD / 2 of the input voltage to higher values, the transition area On the other hand, the voltage at the pre-stage output Z2 leads to lower values of the input voltage is shifted towards. Since the transistors TP3 and TN3 of the output stage return to their transition area at the voltage VDD / 2 means that the transfer characteristics are split up of the two preliminary stages, that in the one enclosed by the two characteristic curves, hatched Area none of the two output stages transistors can be conductive. Above the Only the transistor TP3 conducts under the hatched area.

halb nur der Transistor TN3.half just the transistor TN3.

Im dynamischen Betrieb führen die unterschiedlichen Schaltschwellen der Vorstufen dazu, daß diese beim uebergang der Eingangsspannung UE von dem einen Binärvert zum anderen zu verschiedenen Zei.The different switching thresholds lead in dynamic operation the precursors to the fact that this at the transition of the input voltage UE from the one Binary vert to the other at different times.

ten zu schalten beginnen. Zudem sind auch die auf den Verbindungsleitungen Z1 und Z2 auftretenden Signalübergänge verschieden steil entsprechend den unterschiedlichen Zeitkonstanten, die durch die Eingangskapazitäten der Endstufentransistoren und die abweichenden Durchlaßwiderstände der Transistoren der Vorstufen bestimmt sind. Beide Effekte führen dazu, daß die Endstufentransistoren schnell ausgeschaltet, aber nur langsam eingeschaltet werden.start to shift. In addition, there are also those on the connecting lines Z1 and Z2 occurring signal transitions differ in steepness according to the different Time constants that are determined by the input capacitances of the output stage transistors and the different forward resistances of the transistors of the preliminary stages are determined. Both effects lead to the output stage transistors being switched off quickly, but only slowly to be switched on.

Die geschilderten Vorgänge beim dynamischen Betrieb sind in Fig.The described processes during dynamic operation are shown in Fig.

3 in Form von Impulsdiagrammen dargestellt. Jeweils in Abhängigkeit von der Zeit t zeigt das erste Diagramm den Verlauf der Eingangsspannung UE, das zweite Diagramm den Verlauf der Signalspannung Uz2 an der Verbindungsleitung Z2 und das dritte Diagramm den Verlauf der Signal Spannung UZ1 an der Verbindungsleitung Z1. Wie aus der Fig. 3 ersichtlich ist, setzt die Änderung der Signalspannung UZ2 kurz vor dem Zeitpunkt ein, in dem die Eingangsspannung UE den halben Spannungshub durchläuft. Die Signalspannung Uz1 beginnt sich kurz nach diesem Zeitpunkt zu verändern. Entsprechend der Tatsache, daß der nunmehr leitende Transistor TN2 vergleichsweise niederohmig ist, ist auch die Zeitdauer tt1 für den Übergang der Signalspannung U22 vergleichsweise gering. Da der kurz danach ebenfalls durchlässig gewordene Transistor TN1 Jedoch hochohmig ist, dauert auch die tfbergangszeit Ot2 der Signalspannung UZ1 wesentlich länger. Es ergibt sich daraus, daß die Zeitpunkte, in denen die Signalspannungen auf den beiden Verbindungsleitnngen Z1 und Z2 ihre halbe Amplitude(durch Kreuze markiert) durchlaufen, deutlich voneinander verschieden sind.3 shown in the form of pulse diagrams. Depending on each from the time t, the first diagram shows the profile of the input voltage UE, the second diagram shows the course of the signal voltage Uz2 on the connecting line Z2 and the third diagram shows the profile of the signal voltage UZ1 on the connecting line Z1. As As can be seen from FIG. 3, the change in signal voltage continues UZ2 shortly before the point in time at which the input voltage UE half the voltage swing passes through. The signal voltage Uz1 begins to change shortly after this point in time. Corresponding to the fact that the now conductive transistor TN2 comparatively is low, the time tt1 for the transition of the signal voltage is also U22 comparatively low. Because the transistor, which shortly thereafter also became permeable TN1, however, is high-resistance, the transition time Ot2 of the signal voltage also lasts UZ1 much longer. It follows that the times at which the signal voltages on the two connecting lines Z1 and Z2 half their amplitude (by crosses marked) are clearly different from each other.

Dementsprechend schalten auch die beiden Endstufentransistoren zu verschiedenen Zeiten. Die gleichen Zeitverzögerungen treten auch bei der Beendigung des Eingangsimpulses auf. Da Jedoch die Zuordnung der Verzögerungszeiten zu den Signalspannungen auf den beiden Verbindungsleitungen Z1 und Z2 gerade umgekehrt ist, sind auch in diesem Fall die Endstufentransistoren nicht gleichzeitig durchlässig gesteuert. Damit kann sich auch kein Querstrom ausbilden.The two output stage transistors also switch on accordingly different times. The same time delays also occur upon termination of the input pulse. However, since the assignment of the delay times to the Signal voltages on the two connecting lines Z1 and Z2 are reversed is, the output stage transistors are also not permeable at the same time in this case controlled. This means that no cross flow can develop either.

2 Patentansprüche 3 Figuren Leerseite2 claims 3 figures Blank page

Claims

Claims 1. Output amplifier for impedance conversion with Pre-stages and a low-resistance output stage made up of two complementary MOS field effect transistors each, which are connected in series between the poles of a supply voltage source, the stage output signal being removable at the junction of the two transistors is, that a first and second preliminary stage (TP1, TN1 or TP2, TN2) is controlled by the input signal at the same time, that the control electrode of one transistor (TP3) of the output stage to the stage output of one pre-stage (TPi, TN1) and the control electrode of the other transistor (TN3) of the output stage is connected to the stage output of the other pre-stage (TP2, TN2) and that the forward resistance of the p-channel transistor (TP1) in the the p-channel transistor (TP3) of the pre-stage controlling the output stage and the on-resistance of the n-channel transistor (TN2) in the preamp controlling the n-channel transistor (TN3) of the output stage is smaller is than the forward resistance of the respective other transistor (TN1 or TP2) in the first and second preliminary stages.

2. Output amplifier according to claim 1, characterized in that the ratio of the forward resistances of the transistors in the pre-stages 1 to 5 up to 1 in 20.